`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date:    20:13:25 11/10/2014 
// Design Name: 
// Module Name:    UnidorCableadorUART 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
//////////////////////////////////////////////////////////////////////////////////
module UnidorCableadorUART(
	input [7:0] r_data,
	input rx_empty,
	input tx_full,
	output rd,
	output wr,
	output [7:0] w_data
    );

assign w_data = r_data; 
assign wr = ~rx_empty;
assign rd = ~tx_full;

endmodule
